基本情報技術者 2012年 春期 午前（科目A） 問13

キャッシュメモリの多段構成【午前解説】

正解の理由

解法ステップ

1. 設問のキーワードを抽出する（転送ブロック、汎用レジスタ、多段、ミス時の挙動）。
2. 各選択肢がキャッシュの設計原理や動作（階層、ブロック、置換、書き込み）と整合するか確認する。
3. 数式や概念を当てはめて検証する。特に「多段」であれば実効アクセス時間が段階的に表現できるかを考える。
4. 明らかに常識や実際の実装と合わない文（全体消去など）は誤りと判断する。

選択肢別の誤答解説

• ア: キャッシュブロックと仮想記憶ページを同一にするのが常に良いとは限りません。ページは通常大きく、キャッシュブロックよりも大きいと主記憶からの転送コストが増え、TLBや仮想→物理の問題も発生し得ます。
• イ: キャッシュはレジスタの代替ではありません。汎用レジスタはプログラムが明示的に利用する高速記憶であり、キャッシュはメモリアクセスを高速化する階層ストレージです。アクセス方法や寿命、可視性が異なります。
• ウ: 正解。CPUと主記憶の遅延差が大きい場合に多段キャッシュでヒット率向上と実効アクセス時間短縮が期待できます。
• エ: ミスヒット発生時にキャッシュ全体を一括消去することは通常ないです。一般には該当ライン（ブロック）を置換し、書き込みポリシーに応じて主記憶へ書き戻すかどうかを判断します。

よくある誤解

• 「キャッシュのブロックサイズをページサイズと同じにすれば常に効率が良くなる」は誤り。ページサイズをそのまま使うとキャッシュミスで大きな転送が必要になり、局所性やT LB／仮想化の問題を引き起こす可能性があります。
• 「キャッシュは汎用レジスタと同じ働きをする」は誤解。レジスタはCPUの命令セットから直接参照されるアーキテクチャ要素であり、キャッシュは透明な階層記憶であり命令セット上のレジスタとは役割が異なります。
• 「ミスが発生するとキャッシュ全体を一括消去する」は誤り。通常は該当ブロックだけを置換し、書き込みポリシー（ライトバック／ライトスルー）に応じて主記憶への反映を行います。

補足コラム

• 実効アクセス時間（EAT）の例：L1のヒット率を $h_1$、L1時間を $t_1$、L2ヒット率を $h_2$、L2時間を $t_2$、主記憶時間を $t_m$ とすると、 $$EAT=h_1{t}_1+(1-h_1)(h_2{t}_2+(1-h_2)t_m)$$ これにより各レベルのヒット率と遅延が全体に与える影響が明確になります。
• 書き込みポリシー：ライトスルーは主記憶と常に同期させるため一貫性は保ちやすいが書き込みコストが高い。ライトバックは高効率だがコヒーレンシ管理が必要です。
• インクルージョン方針：上位キャッシュのデータが下位キャッシュに存在するか（inclusive／exclusive）で設計と性能が変わります。

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